BELKOUCH Said - Profil du chercheur

Informations du chercheur

Nom complet

BELKOUCH Said

Grade

PES

Spécialité

Systèmes embarqués et microélectronique

Thématique de recherche

Automobile, Avionique

Laboratoire

Laboratoire Ingénierie des Systèmes & Applications

Établissement

Ecole Nationale des Sciences Appliquées de Marrakech

Ouvrages (0 au total)

Aucun ouvrage disponible.

Projets (2 au total)

Développement d’un système intégré de gestion de trafic routier et de détection de d’infractions de circulation routière

Type: Non spécifié

Début: 23/01/2016

Fin: 23/01/2018

Organisme financeur:

Domaines prioritaires de la recherche scientifique et de développement technologique, Maroc

Etude d’Architecture de Machines Parallèles Pour le Traitement Intensif des futurs Générations de Radar (AMPTSI)

Type: Non spécifié

Début: 23/01/2014

Fin: 23/01/2016

Organisme financeur:

Entreprise: Thales Air Systems, Rungis-France

Publications (4 au total)

Ultra-fast and efficient implementation schemes of complex matrix multiplication algorithm for VLIW architectures

Auteur: Mohamed Najoui, Mounir Bahtat, Abdessamad Klilou, Anas Hatim, Said Belkouch, Atman Jbari, Noureddine Chabini

Revue: Computers and Electrical Engineering

Année: 2022

DOI: 10.1016/j.compeleceng.2022.108294

VLIW DSP-Based Low-Level Instruction Scheme of Givens QR Decomposition for Real-Time Processing

Auteur: Mohamed Najoui, Mounir Bahtat, Anas Hatim, Said Belkouch and Noureddine Chabini

Revue: Journal of Circuits, Systems and Computers

Année: 2017

Efficient architecture for direct 8× 8 2D DCT computations with earlier zigzag ordering

Auteur: Anas Hatim, Said Belkouch, Abderrahim Benslimane, Moha M’Rabet Hassani & Tayeb Sadiki

Revue: Multimedia Tools and Applications

Année: 2016

Instruction Scheduling Heuristic for an Efficient FFT in VLIW Processors without Memory References of Twiddle Factors

Auteur: Mounir Bahtat, Said Belkouch, Philippe Elleaume, Philippe Le Gall

Revue: EURASIP Journal on Advances in Signal Processing

Année: 2016

Communications (9 au total)

An Algorithm for Gate Resizing to Reduce Power Dissipation in Combinational Digital Designs

Manifestation: 2022 IEEE 3rd International Conference on Electronics, Control, Optimization and Computer Science (ICECOCS)

Date: 2022

Organisation: vol. undefined, issue undefined, p. undefined

Single core SIMD parallelization of GMM background subtraction algorithm for vehicles detection

Manifestation: 2018 IEEE 5th International Congress on Information Science and Technology (CiSt)

Date: 2018-10-21

Organisation: Marrakech, Morocco

Performance and Scalability Improvement of GMM Background Segmentation Algorithm on Multi-core Parallel Platforms

Manifestation: International Conference on Electronic Engineering and Renewable Energy (ICEERE 2018)

Date: 2018-04-05

Organisation: Saidia, Morocco

Efficient parallelization of GMM background subtraction algorithm on a multi-core platform for moving objects detection

Manifestation: 2018 IEEE 4th International Conference on Advanced Technologies for Signal and Image Processing (ATSIP)

Date: 2018-03-21

Organisation: Sousse, Tunisia

Novel parallel Givens QR decomposition implementation on VLIW architecture with Efficient memory access for real time image processing applications

Manifestation: BDCA'17: Proceedings of the 2nd international Conference on Big Data, Cloud and Applications

Date: 2017-03-29

Organisation: Tetouan, Morocco

Case studies of data traffic management on a high-performance computing system based on multi-DSPs and Serial RapidIO interconnect

Manifestation: 2016 IEEE International Conference on Information Technology for Organizations Development (IT4OD)

Date: 2016-03-30

Organisation: Fez, Morocco

Real-time parallel implementation of road traffic radar video processing algorithms on a parallel architecture based on DSP and ARM processors

Manifestation: 2015 15th IEEE International Conference on Intelligent Systems Design and Applications (ISDA)

Date: 2015-12-14

Organisation: Marrakech, Morocco

Area and delay aware approaches for realizing multi-operand addition on FPGAs using two-operand adders

Manifestation: 2015 IEEE/ACS 12th International Conference of Computer Systems and Applications (AICCSA)

Date: 2015-11-17

Organisation: Marrakech, Morocco

Efficient Implementation of Givens QR Decomposition on VLIW DSP Architecture for Orthogonal Matching Pursuit Image Reconstruction

Manifestation: Proceedings of the Mediterranean Conference on Information & Communication Technologies 2015

Date: 2015-05-07

Organisation: Saidia, Morocco

Thèses (4 au total)

Parallélisme et ordonnancement des chaînes de traitement Radar temps-réel dans un système à microprocesseurs DSP

Auteur: Mounir Bahtat

Directeur: Said Belkouch

Soutenance: 2018

Optimisation des algorithmes MGS et Givens de la décomposition QR sur les architectures VLIW pour des applications de traitement de signal et d'images

Auteur: Mohamed Najoui

Directeur: Said Belkouch

Soutenance: 2017

Machine parallèle de traitement de signal intensif basée sur des microprocesseurs DSPs interconnectés par SRIO : analyse, mise en oeuvre, performances et stratégies

Auteur: Abdessamad KLILOU

Directeur: Said Belkouch, co-directeur de thèse

Soutenance: 2016

Conception, optimisation et implémentation d’architectures matérielles du processeur Transformée en Cosinus Discrète (DCT) 2D et 3D sur FPGA pour le traitement des résolutions ultra haute définition (UHDTV).

Auteur: Anas Hatim

Directeur: Said Belkouch, co-directeur de thèse

Soutenance: 2015

Informations du chercheur

Nom complet

Grade

Spécialité

Thématique de recherche

Laboratoire

Établissement

Ouvrages (0 au total)

Projets (2 au total)

D&eacute;veloppement d&rsquo;un syst&egrave;me int&eacute;gr&eacute; de gestion de trafic routier et de d&eacute;tection de d&rsquo;infractions de circulation routi&egrave;re

Etude d&rsquo;Architecture de Machines Parall&egrave;les Pour le Traitement Intensif des futurs G&eacute;n&eacute;rations de Radar (AMPTSI)

Publications (4 au total)

Ultra-fast and efficient implementation schemes of complex matrix multiplication algorithm for VLIW architectures

VLIW DSP-Based Low-Level Instruction Scheme of Givens QR Decomposition for Real-Time Processing

Efficient architecture for direct 8&times; 8 2D DCT computations with earlier zigzag ordering

Instruction Scheduling Heuristic for an Efficient FFT in VLIW Processors without Memory References of Twiddle Factors

Communications (9 au total)

An Algorithm for Gate Resizing to Reduce Power Dissipation in Combinational Digital Designs

Single core SIMD parallelization of GMM background subtraction algorithm for vehicles detection

Performance and Scalability Improvement of GMM Background Segmentation Algorithm on Multi-core Parallel Platforms

Efficient parallelization of GMM background subtraction algorithm on a multi-core platform for moving objects detection

Novel parallel Givens QR decomposition implementation on VLIW architecture with Efficient memory access for real time image processing applications

Case studies of data traffic management on a high-performance computing system based on multi-DSPs and Serial RapidIO interconnect

Real-time parallel implementation of road traffic radar video processing algorithms on a parallel architecture based on DSP and ARM processors

Area and delay aware approaches for realizing multi-operand addition on FPGAs using two-operand adders

Efficient Implementation of Givens QR Decomposition on VLIW DSP Architecture for Orthogonal Matching Pursuit Image Reconstruction

Thèses (4 au total)

Parall&eacute;lisme et ordonnancement des cha&icirc;nes de traitement Radar temps-r&eacute;el dans un syst&egrave;me &agrave; microprocesseurs DSP

Optimisation des algorithmes MGS et Givens de la d&eacute;composition QR sur les architectures VLIW pour des applications de traitement de signal et d'images

Machine parall&egrave;le de traitement de signal intensif bas&eacute;e sur des microprocesseurs DSPs interconnect&eacute;s par SRIO : analyse, mise en oeuvre, performances et strat&eacute;gies

Conception, optimisation et impl&eacute;mentation d&rsquo;architectures mat&eacute;rielles du processeur Transform&eacute;e en Cosinus Discr&egrave;te (DCT) 2D et 3D sur FPGA pour le traitement des r&eacute;solutions ultra haute d&eacute;finition (UHDTV).

Développement d’un système intégré de gestion de trafic routier et de détection de d’infractions de circulation routière

Etude d’Architecture de Machines Parallèles Pour le Traitement Intensif des futurs Générations de Radar (AMPTSI)

Efficient architecture for direct 8× 8 2D DCT computations with earlier zigzag ordering

Parallélisme et ordonnancement des chaînes de traitement Radar temps-réel dans un système à microprocesseurs DSP

Optimisation des algorithmes MGS et Givens de la décomposition QR sur les architectures VLIW pour des applications de traitement de signal et d'images

Machine parallèle de traitement de signal intensif basée sur des microprocesseurs DSPs interconnectés par SRIO : analyse, mise en oeuvre, performances et stratégies

Conception, optimisation et implémentation d’architectures matérielles du processeur Transformée en Cosinus Discrète (DCT) 2D et 3D sur FPGA pour le traitement des résolutions ultra haute définition (UHDTV).